FPGAピンアサインしたつもりが、実際にはできていないのです。
FPGAのピンアサインを行ったつもりでも、ツールのコンパイル後に、設定したつもりのピンが正しくアサンされていない場合があります。 正しくアサインされていなければ、ボードが破損する可能性があります。
ピン名称の間違いやコンパイル中にWarning等が発生している可能性もあります。
このため、コンパイル後には xxx.pin （アルテラの場合）やxxx_io_place.rpt（ザイリンクス）を参照して、ピンアサインが正しく実施されたどうか確認してください。これらのファイルは、ツールが最終的に配置したピンアサイン情報です。
ザイリンクスFPGAの場合は、Pinout Reportにより、ツールが最終的に配置したpin情報を確認することができます。
すべてのSmart-USB Sigma/Plus製品にはFPGAサンプル回路を提供しています。アルテラFPGAなら、QuartusPrime用のプロジェクト、ザイリンクスFPGAなら、vivado用のプロジェクトです。
QuartusPrime版サンプル回路では、ピンアサインにTCLスクリプトファイルを使用しています。このTCLファイルを利用することで、FPGAピンアサインを効率良く、間違いなく行えます。
vivado版サンプル回路では、XDCファイルを使用しています。このXDCファイルを使えば、効率良く、間違いのないピンアサインができます。
